Внешняя ФАПЧ процессора сигнала врезки построена на микросхеме D9 SDA9086

Оценить
(0 голоса)

В ее состав входят: схема анализа и переключения; входной каскад трехуровневого импульса; фазовый детектор; источник тока; преобразователь напряжение-ток; выходной каскад тактового сигнала HSP; счетчик; процессор внутренней синхронизации; переключатель синхросигнала; генератор, управляемый напряжением (ГУН).

Назначение выводов микросхемы SDA9086-3 приведено в табл. П.4.8.

Основными функциональными элементами внешней ФАПЧ являются счетчик строк, фазовый компаратор с выходным источником тока и генератор управляемого напряжения, который обеспечивает синхронизацию фиксированной строчной частоты на 13,5 МГц либо 27 МГц в зависимости от частоты повторения поля.

В счетчике строк частота 13,5 МГц внутренней синхронизации делится на 864 или на 432 (идентично для систем ПАЛ, СЕКАМ и НТСЦ). Разделенный сигнал синхронизации подается на выход HSP и на фазовый детектор. Опорным сигналом для фазового детектора является внешний трехуровневый импульс, поступающий с входного каскада.

Из-за того, что фазовый детектор ФАПЧ согласовывается с передними фронтами двух входных сигналов, выходной сигнал HSP является построчно-синхронизированным с входным трехуровневым импульсом.

Сигнал HSP присутствует на выв. 2 микросхемы SDA9086-3 с минимальным временем задержки. Цифровой фазовый компаратор является частотно- и фазочувствительным. Выходные сигналы Ч импульсы тока, используемые как информация вверх/вниз. Внешний петлевой фильтр С74, С75, С77, R85, подключенный к выводу RC (выв. 3 микросхемы D9), применяется для интегрирования и фильтрации этих импульсов тока. Результирующий аналоговый сигнал используется как напряжение управления ГУНом.

Входной сигнал трехуровневого импульса поступает на строчную триггерную схему для временного стробирования. Эта схема предотвращает повторное срабатывание фазового компаратора, если фронты сигналов сглажены или зашумлены.

Схема анализа и переключения предназначена для изменения уровня срабатывания во входном сигнале строчной синхронизации (уровень логической единицы или уровень трехуровневого импульса) и выбора коэффициента деления переключателя синхросигнала (для строчной частоты 15625 кГц либо 31250 кГц). Программирование осуществляется посредством подключения выв. 1 или 6 микросхемы D9 соответственно к корпусу либо к выводу питания (в описываемой схеме подключены к корпусу, что соответствует выбору уровня трехуровневого импульса и коэффициента деления, соответствующего строчной частоте 15625 кГц).

Выв. 5 микросхемы D9 (CLX) - выход синхрогенератора (13,5 либо 27 МГц). Через резистор R76 на него подан уровень логической 1 для питания открытого коллектора переключателя синхросигнала. Элементы R77, С72, С73 - фильтр питания. Делитель R74, R73 предназначен для уменьшения амплитуды трехуровневого импульса (микросхема предназначена для работы с максимальным уровнем стробимпульса, равным 5 В).

Внешняя ФАПЧ процессора сигнала врезки построена на микросхеме D9 SDA9086

Процессор управления предназначен для формирования команд, передаваемых по шине 12С. Входным сигналом для него являются команды фотоприемника дистанционного управления телевизором в коде RC-5.

Процессор управления собран на микросхеме Dll КР1816ВЕ35.

Основу процессора составляет внутренняя двунаправленная 8-битовая шина, которая связывает все его устройства: арифметическо-логическое устройство (АЛУ), устройство синхронизации и управления, оперативное запоминающее устройство (ОЗУ) объемом 128 байт и порты ввода и вывода информации PI, Р2 и BUS.

В связи с тем, что процессор управления КР1816ВЕ35 не имеет внутренней памяти программ, используется внешнее постоянное запоминающее устройство (ПЗУ) типа КР573РФ5 объемом 2048 байт. Регистр сдвига КР1533ИР22 используется для запоминания младшего байта адреса команд (А0-А7). Три вывода порта Р2 (Р2.0- Р2.2) подаются непосредственно на адресные выводы А8-А10 ПЗУ КР573РФ5.

В ПЗУ находится программа управления модулем кадра в кадре, выполняющая следующие функции:

прием и декодирование команд фотоприемника дистанционного управления (ДУ) телевизором в коде RC-5;

обработка пяти команд ДУ, управляющих модулем кадра в кадре; формирование команд, передаваемых по шине 12С; управление коммутатором сигналов HEF4053B.

Команды ДУ, управляющие модулем кадра в кадре, следующие:

PIP ON - кадр в кадре вкл/выкл;

SIZE - управление размером дополнительного изображения 1/9 или 1/16 от основного формата изображения;

STILL - вывод на экран неподвижного изображения (заморозка);

POSITION - выбор одного из четырех фиксированных мест вывода дополнительного изображения (знакоместо);

SELECT - выбор источника дополнительного изображения.

Формирование управляющих команд, передаваемых по шине 12С, осуществляется программным методом. Выв. 34 (Р1.7) и 33 (Р1.6) процессора используются для передачи управляющих сигналов цифровой шины управления 12С соответственно - данных (SDA) и синхронизации (SCL). Выв. 32 (Р1.5) процессора выдает сигнал управления коммутатором источников сигналов HEF4053B. Сигнал с фотоприемника подается на выв. 6 (INT) и 1 (ТО) процессора.

Опорную частоту синхронизации процессора определяет кварцевый резонатор ZQ2 с частотой 6 МГц, подключаемый к выв. 2, 3 (XTAL1) и (XTAL2) микросхемы Oil. Конденсатор С80 обеспечивает начальный сброс и инициализацию процессора. Функциональное назначение транзисторов модуля приведено в табл. П.4.9.

Внешняя ФАПЧ процессора сигнала врезки построена на микросхеме D9 SDA9086

Подробнее в этой категории: « Общее описание МКК-601
Общее описание МКК-601
Назначение выводов микросхемы TDA2579B
Генератор — один из основных каскадов микросхемы
Описание работы системы цветовой синхронизации
Назначение выводов микросхемы SDA9088-2

Добавить комментарий


Защитный код
Обновить